EN全志T153的双以太网原理图设计
在工业控制、物联网网关及边缘计算设备中，双以太网接口设计是实现内外网隔离、数据转发及冗余备份的核心。本文将基于全志T153平台，结合维芯科（Weathink）的电路设计实例，深入解析双千兆以太网的硬件实现方案。
1. 以太网控制器的选型与架构
全志T153内置了高性能的以太网MAC控制器，支持RGMII接口，能够直接驱动外部千兆PHY芯片。
1.1 PHY芯片选型
在本设计中，我们采用了两颗 YT8531H 千兆以太网收发器（PHY）。该芯片具有低功耗、高稳定性的特点，完全符合工业级应用需求。
1.2 接口总线
MAC与PHY之间通过 RGMII (Reduced Gigabit Media Independent Interface) 总线连接。RGMII总线包含发送/接收数据线、时钟线及控制信号。为了确保信号完整性，数据线通常串联22Ω的匹配电阻（如原理图中的R812-R818）。
2. PHY电路详细设计解析
PHY电路的设计质量直接决定了网络通信的丢包率和稳定性。以下以PHY0和PHY1为例进行解析。
2.1 电源与时钟供应
多电压供电：YT8531H需要多种电压支持。原理图中通过磁珠（如B800/B900）隔离出PHY0_AVDD33（3.3V模拟电源）和PHY0_VDD10（1.0V核心电源）。
参考时钟：每颗PHY芯片均外接一颗 25MHz (12pF/20PPM) 的无源晶振（Y800/Y900），并搭配18pF的谐振电容，为PHY提供精准的频率参考。
2.2 硬件配置（Bootstrap）
PHY芯片的地址和模式通常在复位瞬间通过特定引脚的电平状态决定：
PHY地址配置：通过R816、R819等上拉或下拉电阻，设置PHY0和PHY1在MDIO总线上的不同地址，确保MAC能够独立控制两路网口。
延时配置：通过配置 RXD0/RXD1 引脚的上下拉（如R801、R807），可以开启2ns的内部延时，以补偿RGMII走线的时序偏差。
图一 ETH0接口PHY部分
图二 ETH1接口PHY部分
3. RJ45接口与电磁兼容（EMC）设计
网络接口暴露在设备外部，极易受到静电（ESD）和浪涌（Surge）的影响。
3.1 网络变压器
设计采用了集成网络变压器的方案（如G2415S），其主要功能是电气隔离和抑制共模干扰。变压器的中心抽头通过100nF电容（C832-C836）进行交流接地，有效滤除噪声。
3.2 接口防护电路
ESD防护：在MDI差分信号线上，设计了 RClamp0524P TVS阵列（U831、U832）。该器件具有极低的寄生电容，在不影响千兆信号质量的前提下，提供高效的静电防护。
大地隔离：RJ45的外壳地（ETH_GND）与数字地（GND）之间通过1nF/2KV的高压电容（C839）和1MΩ电阻（R831）连接，实现泄放静电的同时保持电气隔离。
图三、ETH0接口RJ45部分
图四、ETH1接口RJ45部分
以上技术部分的讲解，如果有不对的地方，欢迎来电沟通。
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